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在 4G 演進以及提供更快、更可靠數據接入的迫切需求方面對 DBSA 進行分析，便引出了另外一個問題。隨著正向鏈接和反向鏈接數據速率的增長，以及越來越多的網絡用戶轉向高帶寬應用(如：電視點播等)，REC 和 RE 之間的串行數據速率也相應增長。REC 和 RE之間的串行數據速率 (SDR) 計算可以使用方程式1：

　　對于一個八天線波束形成 LTE 系統來說，方程式 3 的 SDR 會增加一倍，達到 9.8Gbps。因此，I-Q 采樣寬度、信道帶寬或者天線載波數的增加，都會直接帶來 REC 和 RE 之間串行數據速率的增長。對于那些制造設備的網絡設備廠商而言，使用 LTE 演進必須將串行數據速率從普通的 *.4Mbps 速率提高至 9.8Gbps 或12.2Gbps，認識到這一點非常重要。DBSA的高 SDR 在光纜的兩端都要求更高性能的 SerDes，旨在獲得穩健的時鐘數據恢復，并符合 CPRI 或 OBSAI 標準的抖動規范。為了深入挖掘 4G 的 SerDes 和數據處理期望值，讓我們對 CPRI/OBSAI 的協議棧進行分析。

　　圖3a顯示了 CPRI 協議層棧。一般而言，物理層由固定功能組成，其在多個協議中都很常見。CPRI/OBSAI 協議層的固定功能物理層部分實施為一個硬宏，以滿足苛刻的時序收斂要求。但是，邏輯層往往具有更高的可定制性。邏輯層升級是為了緊跟新標準演進，以及滿足網絡設備廠商想通過專有功能創造其自有增值特性的愿望。FPGA 一般會在實施 CPRI/OBSAI 接口的邏輯層部分，提供理想的靈活性。可以對 FPGA 的邏輯元件編程，以支持自定義邏輯層。

　　隨著網絡設備廠商轉向 4G 部署，他們將要面對的狀況是，他們不僅僅要求實現邏輯層所需的相同靈活性，而且要求能夠滿足高 SDR 所需的高 SerDes 性能。網絡設備廠商們可選擇購買一款帶有集成SerDes的 FPGA，或者購買一個 FPGA 和分立的 SerDes， 然后將它們連接起來，如圖 3b 所示。

　　選擇分立 SerDes-FPGA還是集成 SerDes-FPGA方案的決定性因素可能包括：兩者成本對比;兩者性能對比;對特殊 FPGA平臺的熟悉程度;集成方案的面積節省。

　　圖 4 顯示了一個實例，其中一個 2G/3G/4G 基站或 REC 被連接到分別服務于三個部分的 RE。本例中的三個 CPRI 鏈路在*.4Mbps、3Gbps 和 9.8Gbps 線速率下獲得配置，假設 9.8Gbps 是更新的 SDR，用以支持 4G。

　　情況 A：網絡設備廠商使用分立 SerDes-FPGA方案，并已在FPGA 平臺學習周期中投入了時間和資源。要在這種情況下支持 9.8Gbps，方法如下：廠商升級 SerDes，并繼續使用相同的 FPGA 平臺。這種方法的優點是可獲得規模經濟，因為圖 4 所示的所有三個 RE 部分均可具有類似的 FPGA，并且仍工作在不同的SDR 下。利用這種方法，廠商不必改變 FPGA 平臺，也不必經歷一個學習周期。

　　情況 B：網絡設備廠商正使用一種低成本的低端 FPGA，其集成了 SerDes 功能。要在這種情況下支持 9.8Gbps，廠商有三種選項：1)轉向一家不同廠商生產的 9.8Gbps 高端 FPGA(集成 SerDes)。該方法的缺點是成本更高，同時廠商必須經歷新 FPGA 平臺的學習周期。2)轉向具有價格競爭優勢的相同廠商生產的 9.8Gbps FPGA(集成 SerDes)。缺點：性能問題。3)從相同廠商那里購買一種不帶 SerDes 的 FPGA，從而將系統劃分為 FPGA +分立 SerDes。優點：通過轉向使用一種不帶 Serdes 的 FPGA 節省了成本;繼續使用熟悉的 FPGA 平臺，如圖4中實例所示;可劃分為具有分立 SerDes 三個 RE 部分，同時通過使用相同的 FPGA 推動了規模經濟。缺點：分立 Serdes 和 FPGA 解決方案可能需要更多的 PCB 面積。

　　情況 C：網絡設備廠商正使用一種集成 Serdes 的高端 FPGA。要在這種情況下支持 9.8Gbps，廠商有三種選項：1)轉向由相同廠商生產且支持 9.8Gbps 的FPGA(集成 SerDes)。缺點：廠商可能必須為 9.8Gbps SerDes 的 FPGA 支付非常高的費用。2)轉向不同廠商生產的低端 FPGA(集成 SerDes)，但要支持 9.8Gbps。缺點：學習周期、性能問題且缺少降低成本的規模經濟。3)通過從同一家廠商那里購買沒有 Serdes 的 FPGA，將系統劃分為 FPGA +分立 SerDes。優點：與“情況 B”相似。

　　在諸如 9.8Gbps 或 12Gbps 等高 SDR條件下，滿足穩健的時鐘數據恢復、抖動容限、信號調理和信號完整性要求會帶來諸多設計挑戰，對分立 SerDes 設計是這樣，更不用說是集成 SerDes 的 FPGA 設計了，其敏感模擬電路與數字邏輯元件模塊的噪聲隔離會帶來更大的挑戰。有時，為了達到規定性能，集成 SerDes 的 FPGA 會要求高成本的電源濾波以及壓控晶振與低成本晶振的使用問題。這些要求都增加了實施的成本。總之，在 FPGA 中集成 Serdes 會增加一定的成本，同時由于高 SDR 的集成挑戰增加，因此該成本可能會升高。這就是為什么即使在 3Gbps 數據速率或者更低數據速率情況下，分立 SerDes-FPGA也比集成 SerDes-FPGA方案具有更高成本效益的主要原因之一。

　　本文小結

　　隨著網絡設備廠商紛紛投入4G 網絡建設，分布式基站構架部署中對于射頻設備控制和射頻設備之間高串行數據速率的需求將出現前所未有的增長。這種增長需求要求在光纜兩端都具備更高的 Serdes 性能。網絡設備廠商通過劃分其系統，在進行邏輯層處理時，就可以使用相同的、熟悉的 FPGA 平臺。采用分立 SerDes-FPGA方案，只需升級 Serdes 部分。這種劃分可提供了所要求的性能，并縮短了新 FPGA 平臺的學習周期，同時還有助于推動規模經濟，從而終為廠商節省成本。